全新Cadence Virtuoso体系规划渠道协助完结IC、封装和电路板无缝集成的规划流程

　　楷登电子(美国Cadence公司)今天发布全新CadenceVirtuoso®SystemDesignPlatform(Virtuoso体系规划渠道)，结合渠道与Allegro®及Sigrity™技能，打造一个正式的、优化的主动协同规划与验证流程。多项跨渠道技能的高度集成协助规划工程师完结芯片、封装和电路板的同步和协同规划。这一进程在此之前只能经过手动完结，全新Virtuoso体系规划渠道能够完结流程主动化，大幅下降犯错概率，并将IC和封装之间衔接联系查看比对(LVS)的时刻由数天缩短至数分钟。如需了解更多具体内容，请拜访。

　　迄今为止，硅技能的前进一向挥洒自如地推进微电子产品的晋级和更迭;但就在不久前，山穷水尽。鉴于现如今芯片、封装和电路板的高度复杂性，不管运用硅资料与否，高功用体系规划都必不可少。这一趋势下，越来越多的规划师期望在单一产品中集成多项异构技能，这不只会影响IC功用和功用，也给半导体公司带来了各种新应战。为处理这些难题，Cadence推出了全新跨渠道处理方案，完结封装或模组的主动化流程规划，并支撑包含多颗根据不同工艺规划套件(PDKs)的IC及相应片外器材的状况。

　　Virtuoso体系规划渠道协助IC规划师完结在IC验证流程阶段及早考虑体系级布局寄生，并将封装/电路板级地图互联信息与IC地图寄生电学模型结合，然后节省验证时刻。主动生成“考虑体系效应”的电路原理图后，规划师能够轻松打造用于终究电路级仿真的测验渠道。直到不久前，规划师还只能选用电子数据表和其他专门手法，经过耗时的手动查看来批改过错，这个进程至少需求数日之久;流程主动化后，Virtuoso体系规划渠道完全抛弃简单犯错的手动流程，将体系级布局寄生模型与IC规划流程集成，将以往需求消耗数日的作业缩短至数分钟。

　　“咱们一向都在寻觅更好的处理方案，以期完结VirtuosoIC规划团队和Allegro封装规划团队更严密的协作，”东芝存储公司规划办法与基础设施事业部司理ToshihikoHimeno表明。“Cadence推出全新Virtuoso体系规划渠道，协助咱们规划功用强大的层次化原理图，在完结IC和封装布局的一起履行LVS查看，并将程序库的开发流程主动化。咱们信任，这一全新处理方案能够协助咱们缩短规划周期。Virtuoso体系规划渠道不只节省了宝贵时刻，还抛弃了简单犯错的规划流程，保证正确流片。”

　　“现如今，跟着芯片、封装和电路板复杂性的不断添加，独立规划变得不再可行，”Cadence公司资深副总裁兼定制IC与PCB事业部总司理TomBeckley表明。“Virtuoso体系规划渠道以终究产品为方针，供给包含芯片、封装和电路板规划的完好作业流程，旨在协助客户打造最佳体系和设备。根据该渠道，客户能够使用包含射频、模仿、及数字设备的多种异构IC，优化规划，下降危险，缩短产品上市时刻。该立异处理方案是Cadence体系规划完结(SystemDesignEnablement)战略的另一要害效果。”

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